1. 何があったのか
Samsung半導体研究センターLogic TDチーム(黄東勲(Donghoon Hwang)主席研究員、権旭現(WookHyun Kwon)マスター、鄭英採(Youngchae Jung)TLら)が、論文T1.1として発表した。ゲートピッチ42nm(前世代のCFET研究の48nm水準を下回る)、3段ナノシート・チャネル(triple-stacked nanosheet)構成、そして世界初となるRBC(RX Bounded Contact)による上下トランジスタ直接垂直接続を実現した。VLSI Symposiumは、IEDMおよびISSCCと並ぶ半導体分野のトップ3学会の1つで、Samsungが1000本超投稿から最高評価スコア8.29/10でBest Paper選出、Technical Highlightsとしても正式プレスキット掲載となった。同時期、IntelもCFETインバータ(2×2 RibbonFET構成、ゲートピッチ45nm)を発表しており、CFET/3D Stacked FETの実用化競争は事実上Samsung、Intel、TSMCの三つ巴となっている。
2. なぜ今までできなかったのか
半導体は数十年にわたり、トランジスタを平面上で小さくすることで性能と電力効率を向上させてきた(Moore's Law)。しかし、7nmから3nm世代を経てゲートオールアラウンド(GAA、Gate-All-Around)ナノシート構造に到達した現在、平面上でこれ以上縮小するのは物理的・経済的に極めて困難な段階に入っている。次の一手として、CMOS対のN型とP型トランジスタを平面に横並びではなく、垂直に積層するCFET(Complementary FET)/3D Stacked FETが業界の共通認識となってきた。垂直積層すればチップ面積を約半分にでき、原理的により多くのトランジスタを同じ面積に詰め込める。しかし実装上の壁は極めて高い。第1に3次元構造での均一な結晶成長、第2に上下トランジスタ間の分離、第3に上下を電気的に接続する垂直配線、第4にゲートピッチを縮小しても電気特性を維持することの4点である。これまで、GAAの延長として3D Stacked FETを42nmで実証した例はなかった。
3. 世代別トランジスタ構造の比較
項目 | Planar FET | FinFET | GAA(現行世代) | 3D Stacked FET/CFET(次世代) |
|---|---|---|---|---|
導入時期 | 20世紀 | 2011年頃(Intel 22nm) | 2022年頃(Samsung 3nm) | 2028年以降見込み |
チャネル形状 | 平面 | フィン(縦立て) | ナノシート | 積層ナノシート×垂直積層 |
N/P配置 | 平面隣接 | 平面隣接 | 平面隣接 | 垂直積層 |
チップ面積効率 | 基準 | 改善 | 改善 | 面積約1/2化 |
Samsung 3DSFET(本研究) | - | - | - | ゲートピッチ42nm、3段ナノシート |
Intel CFET(2026) | - | - | - | ゲートピッチ45nm、2×2 RibbonFET |
TSMCロードマップ | - | - | A16(2026年目標) | CFET研究中 |
4. どうやって実現したのか
Samsungが乗り越えた技術課題は4つある。第1にエピタキシャル成長(epitaxial growth)技術の精緻化で、複数積層された各ナノシート・チャネル層で均一かつ欠陥のない結晶を作り、電気信号が安定して流れる条件を確保した。3段積みは3D Stacked FET/CFETで発表された中で最多のナノシート数である。第2にMiddle Dielectric Isolation(MDI)で、上下2層のトランジスタを電気的性能を損なわずに分離する精密な絶縁構造を新規開発した。第3にRBC(RX Bounded Contact)で、上下トランジスタを直接垂直接続する世界初の垂直インターコネクトを実装した。従来のC字型ラップアラウンド接触では横方向に配線していたが、RBCは真下に打ち込む方式で、深さは従来の3倍にもなり、化学プロセスとエッチプロセスの新規開発を必要とした。深い垂直溝で薄いギャップを掘り、金属を空隙なく充填する新プロセスが必要で、アスペクト比が高い工程の難易度は極めて高い。第4に42nmゲートピッチという極小寸法での動作実証で、TEM画像により上下トランジスタが正常に形成され、Ioff-Ion特性で良好な電気特性を示すことを確認した。
5. 主要な数値・成果
指標 | 内容 |
|---|---|
ゲートピッチ | 42nm(3D Stacked FET/CFET研究で最小) |
積層ナノシート数 | 上下各3層(合計6層、世界最多) |
上下接続 | 世界初のRBC(RX Bounded Contact)直接垂直接続 |
分離構造 | MDI(Middle Dielectric Isolation)新規開発 |
VLSI 2026レビュースコア | 8.29/10(1000本超中、最高評価の1つ) |
受賞 | Best Paper、Technical Highlights |
論文番号 | T1.1 |
発表著者 | Donghoon Hwangら Samsung Semiconductor R&D Center Logic TDチーム |
Intel対抗CFET | 45nm ゲートピッチ、2×2 RibbonFET構成 |
チップ面積削減効果 | 約1/2 |
6. この技術が広がると何が起きるか
3つの構造変化が考えられる。第1にロジック半導体の垂直化時代の本格到来である。V-NAND(NAND型フラッシュメモリの垂直積層)がNAND市場を、HBM(高帯域幅メモリ、DRAMの垂直積層)がDRAM市場を変えたように、CFET/3D Stacked FETがロジック市場を垂直化する。第2にAIチップ性能の一段の飛躍で、同じダイ面積でトランジスタ数を約2倍にできれば、GPU、TPU、AIアクセラレータ、ヒューマノイド搭載SoC、自動運転チップなどの計算密度・エネルギー効率が大きく改善する可能性がある。第3にファウンドリ競争の再編で、SamsungがVLSI 2026で技術リーダーシップを示したことで、TSMC、Intel、Rapidusとのプロセスノード競争が新しい局面に入る。TSMCはA16(1.6nm相当、2026年目標)、Intelは18Aで先行、Samsungは2nm世代で追い上げる中、CFETは各社の3nm以下世代を制する鍵の1つとなる可能性がある。
7. 関連企業・市場動向
企業 | 関連分野 | ティッカー |
|---|---|---|
Samsung Electronics | 3D Stacked FET開発、ファウンドリ | 005930.KS |
Intel | CFETロードマップ、A16、A14 | INTC |
TSMC | ファウンドリ最大手、A16 | TSM |
Rapidus | 日本国産2nmファウンドリ | 非上場 |
ASML | EUVリソグラフィ独占供給 | ASML |
Applied Materials | 半導体製造装置 | AMAT |
Lam Research | エッチング・成膜装置 | LRCX |
Tokyo Electron | 成膜・エッチング装置 | 8035.T |
KLA | 検査・計測装置 | KLAC |
Screen Holdings | 洗浄装置 | 7735.T |
Disco | ダイシング・研削装置 | 6146.T |
Advantest | 半導体テスタ | 6857.T |
Teradyne | 半導体テスタ | TER |
Synopsys | EDA(電子設計自動化) | SNPS |
Cadence Design Systems | EDA | CDNS |
NVIDIA | 先端ノード最大顧客(GPU) | NVDA |
AMD | GPU/CPU顧客 | AMD |
Apple | Aシリーズ・Mシリーズ顧客 | AAPL |
Qualcomm | モバイルSoC顧客 | QCOM |
Broadcom | カスタムAIシリコン | AVGO |
SK Hynix | HBM大手、Samsung競合 | 000660.KS |
Micron Technology | HBM、DRAM | MU |
CFET/3D Stacked FETの本格量産開始が2028年以降に予想される中、半導体製造装置、EDAツール、テスタといったサプライチェーン全体が段階的に対応する構図が想定される。投資判断はあくまで自己責任で行うべきであり、本記事は推奨ではない。
8. 課題と今後の展望
留保点が複数ある。第1に量産化までの距離である。VLSIでの実証はあくまで研究段階であり、量産プロセスへの落とし込みには数年を要する可能性が高い。歩留まり、コスト、信頼性、EUVリソグラフィとの整合性など、実装上の課題が多く残っている。第2にリーク電流と発熱で、Hacker Newsのコメントでも指摘されるように、現行チップでもリーク電流が総熱バジェットの30-50%を占めており、CFET/3D Stacked FETでゲートピッチをさらに縮めた際のリーク電流管理は依然として大きな課題である。第3に設計エコシステムの整備で、CFET向けEDAツール、標準セルライブラリ、レイアウトパターン、テスト方法論の整備が量産化と並行して必要となる可能性がある。第4に競合他社の追い上げで、Intel(45nm CFET)、TSMC(CFET研究)、日本のLSTC・Rapidus(2nm世代でチップレット・RISC-V協業)、中国の半導体研究機関などが同時多発的に類似技術を追う構図であり、Samsungの42nm優位が持続するかは論点である。第5に、CFETが実際に平面スケーリングの限界を超える価値を提供するには、単なる面積削減だけでなく、電力・性能・面積(PPA)の各軸で明確な改善が示される必要がある。
それでも、V-NANDでフラッシュメモリを垂直化し、HBMでDRAMを垂直化した経験を持つSamsungが、ロジック半導体でも垂直化の先陣を切ったことは、Moore's Lawが平面から3次元へと軸を移す転換点を象徴する成果とみられる。次のマイルストーンは、Samsungの2nm世代量産(2026年下期予定)、CFETのプロセス統合、そして最初のCFET商用チップが誰の設計として出るか(NVIDIA、AMD、Apple、Broadcomなどの主要ファブレスの選択)となる可能性がある。